CIDETEC – Febrero 2016
El alumno identificará y comprenderá como un sistema modular y jerárquico. Aprenderá el funcionamiento e interacción de sus principales módulos y será capaz de diseñar y evaluar alternativas de diseño de dichos componentes, así como medir el desempeño de los mismos.
Temario: arq_comp_temario
Evaluación: 40 % tres exámenes parciales, 30 % prácticas y ensayos, 30 % proyecto.
Las tareas se deben entregar en formato IEEE, descargable aqui
Sesiones:
Introducción arqui_comp_1
Representación de la información representacion de la info
Aritmética aritmetica
Lógica digital logica_digital
Lenguaje ensamblador arqui_ensamblador
Tareas:
| ID | Tarea | Fecha de entrega | Detalles |
|---|---|---|---|
| 1 | Ensayo Historia de la computación |
17/02/16 | Formato IEEE Impreso y por correo |
| 2 | Ejercicios | 24/02/16 | Ejercicios dejados en clase Entregar a mano |
| 3 | Sumador 4 bits | 02/03/16 | Programa en verilog IEEE Enviar reporte, nombre archivo, apellido_tarea_N |
| 4 | Demostraciones | 09/03/16 | Demostraciones del sumador IEEE Enviar reporte, nombre archivo, apellido_tarea_N |
| 5 | Sumador de 32 bits | 09/03/16 | Implementar en verilog IEEE enviar reporte |
| 6 | Investigación sobre el estado del arte sumadores, multiplicadores y divisores |
16/03/16 | Reporte IEEE Enviar reporte |
| 7 | Implementar un multiplicador de 32 bits en lenguaje ensamblador | 30/04/16 | Reporte IEEE
Enviar reporte y programa adjunto |
Ejemplo del reporte: vasquez_tarea_N
